Граф наследования:pcie_clocking_v6:
Architectures | |
| v6_pcie | Architecture |
Libraries | |
| ieee | |
| unisim | |
Packages | |
| std_logic_1164 | |
| vcomponents | |
Generics | |
| IS_ENDPOINT | boolean := true |
| CAP_LINK_WIDTH | integer := 8 |
| CAP_LINK_SPEED | integer := 1 |
| REF_CLK_FREQ | integer := 0 |
| USER_CLK_FREQ | integer := 3 |
Ports | |
| sys_clk | in std_logic |
| gt_pll_lock | in std_logic |
| sel_lnk_rate | in std_logic |
| sel_lnk_width | in std_logic_vector ( 1 downto 0 ) |
| sys_clk_bufg | out std_logic |
| pipe_clk | out std_logic |
| user_clk | out std_logic |
| block_clk | out std_logic |
| drp_clk | out std_logic |
| clock_locked | out std_logic |
Подробное описание
См. определение в файле pcie_clocking_v6.vhd строка 65
Объявления и описания членов класса находятся в файле:
- pcie_src/pcie_core64_m1/source_virtex6/pcie_clocking_v6.vhd
